より小さく、より速く、より効率的なデバイスを作るという要求は、過去数十年にわたって半導体産業を牽引してきた。2Dスケーリングの進歩が鈍化するにつれて、デバイスの性能を高めるための他のアプローチが必要とされています。
ロジック密度をさらに高めるには、新しい材料やアーキテクチャ(トランジスタ設計など)の革新、あるいは3次元導入による革新が必要です。
300mmウェーハ処理用のCLUSTERLINE® 300のようなエバテックのスパッタ装置は、真空、欠陥、コンタミネーション性能を改善したCMOS専用構成でご利用いただけます。
ここでは、私たちがサポートできる分野の一部をご紹介します。
集積回路内の相互接続メタライゼーションは、デバイス間の信号伝達を可能にします。初期の世代ではアルミニウムが一般的でしたが、その後、厳しい設計ルールに対応し、抵抗率を低減するために、Ta/TaNバリア層を持つ銅が採用されました。現在、エバテックでは、CMOS対応のCLUSTERLINE® 300システムにより、従来のメタライゼーションと高度なメタライゼーションの両方のニーズに対応しています。
冷間および熱間静電チャック(ESC)による高度な温度制御を含む当社の柔軟なハードウェア構成は、高いプロセス再現性を保証します。当社は、高帯域幅メモリ(HBM)などのアプリケーションにおいて、より高度なメタライゼーションやメタルパッド形成のためのチタンアルミプロセスソリューションを提供しています。さらに、当社のプロセスチームは、次世代相互接続の要求を満たすTa/TaNバリアおよびCuシードプロセスの開発をサポートする準備が整っています。
半導体デバイスの複雑化に伴い、より高い機能密度と記憶密度を実現するために、ウェハを垂直方向に積層することがますます増えています。その結果生じるウェーハの変形や基板の反りを克服する方法のひとつが、誘電体 PVD 層による裏面ウェーハ反り矯正(WPC)です。圧縮窒化物PVDソリューションを使用することで、低温で応力膜を調整することができ、ウェハの完全性を保つことができます。
WPCを成功させるための主な仕様には、応力範囲、層厚、基板温度、エッジロールオフ、化学的特性、特にエッチング除去などの後処理工程が含まれています。
ハードマスクは、メモリを含むデバイスの製造プロセスにおいて重要な役割を果たしています。これらのマスクには複数の目的があります:
しかし、効果的なハードマスクを実現するには、さらなる要素を考慮する必要があります:
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お客様の基板、プロセス要件、スループット、工場統合のニーズに応じて、エバテックのプラットフォームからお選びください。
当社の専門家が、お客様の仕様に合わせた適切なプラットフォームを見つけるお手伝いをいたします。または、ボタンをクリックして各プラットフォームの詳細をご覧ください。
カセットツーカセット方式の 12 インチ クラスターは、ウェーハ レベルの光学系などのアプリケーションでの精度を実現する単一プロセス モジュール内での単一ウェーハ処理に関する半導体業界の処理および追跡標準に準拠しています。
チップメーカーは3D ICやヘテロジニアスインテグレーションにおいて、熱バジェットとウェーハ平坦性の管理という課題に直面しています。Evatecは、先進的なCMOSファブ向けのソリューションを提供しています